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ADP3611
IN
DRVLSD
0.8 V
t pdlDRVLSD
2.0 V
t pdhDRVLSD
DRVL
Figure 3. Output Disable Timing Diagram (Timing is Referenced to
the 90% and 10% Points Unless Otherwise Noted)
IN
DRVL
t pdlDRVL t fDRVL
t pdlDRVH
t rDRVL
DRVH ? SW
t pdhDRVH
t rDRVH
V TH
t fDRVH
V TH
SW
1V
t pdhDRVL
≤ t SWTO
Figure 4. Nonoverlap Timing Diagram (Timing is Referenced to the
90% and 10% Points Unless Otherwise Noted)
http://onsemi.com
4
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